本发明提供了制作半导体器件的方法、设备、程序及产生掩模数据的程序。用于制作半导体器件的方法包括以下步骤:读取要制作的电路的物理布局数据,并且执行计算,以将物理布局数据中的图案宽度调整预定的量;读取物理布局,并且通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,来对被预测当在图案上的被平坦化膜上执行平坦化处理时将会残留作为预定量以上的阶梯差的图案进行分析;以及读取被预测残留作为阶梯差的图案的数据,并且对其中不会残留预定量以上的阶梯差的布局进行修正。
1.一种用于制作半导体器件的方法,包括以下步骤:将要制作的电路的物理布局数据读取到计算单元中,并且执行计算,以将所述物理布局数据中的图案宽度调整预定的量;将调整了所述图案宽度之后的、从所述计算单元输出的物理布局读取到分析单元中,并且对于所关注的所述物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者来进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及将从所述分析单元输出的、被预测将会残留作为阶梯差的图案的数据读取到修正单元中,并且对其中不会残留预定量以上的阶梯差的布局进行修正,其中,通过设置虚拟图案和改变布局来执行所述修正,对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行所述修正,所述处理条件的优化适合于覆盖率的误差程度,并且其中,在产生掩膜数据之前提取所述预定量以上的阶梯差图案,并且通过执行修正,在产生掩模数据时输出其中阶梯差误差得到抑制的数据。
2.根据权利要求1所述的用于制作半导体器件的方法,其中,对于被预测将会残留作为预定量以上的阶梯差的图案,所述分析单元设置预测的阶梯差不同的多个水平,并且其中所述修正单元执行布局的修正,根据由所述分析单元设置的多个水平来进行所述修正。
3.根据权利要求1或2所述的用于制作半导体器件的方法,其中,在所述修正单元对于被预测将会残留作为预定量以上的阶梯差的图案修正布局的情况下,所述修正单元执行所述图案的宽度的修正、所述图案的幅度的修正以及在所述图案的附近设置虚拟图案的修正中的至少一者。
4.一种用于制作半导体器件的方法,包括以下步骤:将要制作的电路的物理布局数据读取到计算单元中,并且执行计算,以将所述物理布局数据中的图案宽度调整预定的量;将调整了所述图案宽度之后的、从所述计算单元输出的物理布局读取到分析单元中,并且对于所关注的所述物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者来进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及将从所述分析单元输出的、被预测将会残留作为阶梯差的图案的数据读取到修正单元中,并且对其中阶梯差减小的制作条件进行修正,其中,通过设置虚拟图案和改变布局来执行所述修正,对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行所述修正,所述处理条件的优化适合于覆盖率的误差程度,并且其中,在产生掩膜数据之前提取所述预定量以上的阶梯差图案,并且通过执行修正,在产生掩模数据时输出其中阶梯差误差得到抑制的数据。
5.根据权利要求4所述的用于制作半导体器件的方法,其中,对于被预测将会残留作为预定量以上的阶梯差的图案,所述分析单元设置预测的阶梯差不同的多个水平,并且其中所述修正单元根据由所述分析单元设置的多个水平来执行制作条件的修正。
6.根据权利要求1,2,4,5中任意一项所述的用于制作半导体器件的方法,其中,所述分析单元根据用于所述图案上的被平坦化膜的平坦化处理的条件,来在对于被预测将会残留作为预定量以上的阶梯差的图案的分析过程之间进行切换。
7.根据权利要求1,2,4,5中任意一项所述的用于制作半导体器件的方法,其中,所述计算单元参照表明调整量与半导体制作设备的处理流程的参数以及被平坦化膜的膜类型、膜厚度、研磨条件、成膜量和研磨量的参数中的一者之间的关系的数据库,并且将所述图案宽度调整与参照的调整量相对应的量。
8.一种用于制作半导体器件的设备,包括:计算单元,其构造为读取要制作的电路的物理布局数据并且执行计算,以将所述物理布局数据中的图案宽度调整预定的量;分析单元,其构造为读取调整了所述图案宽度之后的、从所述计算单元输出的物理布局,并且对于所关注的所述物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者来进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及修正单元,其构造为读取从所述分析单元输出的、被预测将会残留作为阶梯差的图案的数据,并且对其中不会残留预定量以上的阶梯差的布局进行修正,其中,所述修正单元通过设置虚拟图案和改变布局来执行所述修正,对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,所述修正单元通过优化处理条件来执行所述修正,所述处理条件的优化适合于覆盖率的误差程度,并且其中,所述分析单元在产生掩膜数据之前提取所述预定量以上的阶梯差图案,并且所述修正单元执行修正,在产生掩模数据时输出其中阶梯差误差得到抑制的数据。
9.一种用于制作半导体器件的设备,包括:计算单元,其构造为读取要制作的电路的物理布局数据并且执行计算,以将所述物理布局数据中的图案宽度调整预定的量;分析单元,其构造为读取调整了所述图案宽度之后的、从所述计算单元输出的物理布局,并且对于所关注的所述物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者来进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及修正单元,其构造为读取从所述分析单元输出的、被预测将会残留作为阶梯差的图案的数据,并且对其中阶梯差减小的制作条件进行修正,其中,所述修正单元通过设置虚拟图案和改变布局来执行所述修正,对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,所述修正单元通过优化处理条件来执行所述修正,所述处理条件的优化适合于覆盖率的误差程度,并且其中,所述分析单元在产生掩膜数据之前提取所述预定量以上的阶梯差图案,并且所述修正单元执行修正,在产生掩模数据时输出其中阶梯差误差得到抑制的数据。技术领域
本发明涉及用于制作半导体器件的方法、用于制作半导体器件的设备、用于制作半导体器件的程序以及用于产生掩模数据的程序。更具体地,本发明涉及这样一些用于制作半导体器件的方法、用于制作半导体器件的设备、用于制作半导体器件的程序以及用于产生掩模数据的程序,其中在图案上的被平坦化膜将要被平坦化的情况下,它们预测将要残留作为阶梯差的部分,并且将这部分的存在反映到布局修正和制作条件中。
背景技术
作为用于处理较高集成度的半导体集成电路的技术,在将要制作半导体集成电路时已经执行了平坦化处理。平坦化处理技术的一个示例是化学机械研磨法(下文中有时称作“CMP法”)。图18是用在CMP法中的研磨装置的概念图。该研磨装置包括研磨板、衬底保持基部以及研磨浆供应系统。研磨板由旋转的研磨板旋转轴可旋转地支撑,并且其表面设置有研磨垫。衬底保持基部设置在研磨板上方,并且由衬底保持基部的旋转轴可旋转地支撑。例如,在衬底被研磨的情况下,将衬底设置在衬底保持基部上。衬底保持基部的旋转轴安装到沿着研磨垫的方向按压衬底保持基部的研磨压力调整机构(未示出)。之后,在将含有研磨剂的研磨浆从研磨浆供应系统供应到研磨垫的同时,使研磨板旋转。同时,在使设置在衬底保持基部上的衬底旋转的同时,通过研磨压力调整机构调整衬底相对于研磨垫的研磨压力。通过上述方式,可以对衬底的表面进行研磨。在这里,在电路图案上已经形成薄膜之后,为了提早解决问题并且减少制作半导体器件的制作成本,在通过CMP法使得所形成的薄膜平坦化时,预先预测在平坦化之后薄膜的厚度是非常重要的。此外,在半导体器件特性分析中,即,从确保集成电路中的时序收敛的观点来看,特别是在RC提取(寄生电阻、寄生电容提取)中,使用半导体器件的截面结构的信息。因此,通过预先预测将要形成在电路图案上并且被平坦化的薄膜的膜厚值,有可能缩短实现时序收敛所用的时间,并且反馈和使用组件的布局中的信息(诸如虚拟填充物)。迄今为止,作为用于预测膜形成和研磨工艺的技术,已经提出了一些模拟技术(例如,参见日本专利No.3580036、日本专利No.3743120、日本未审查专利申请公报No.2007-103634、日本未审查专利申请公报No.2008-4683以及日本未审查专利申请公报No.10-144635)。在日本专利No.3580036中,描述了一种用于预测在执行预定时间的研磨之后将会残留的阶梯差的形状的模拟方法。即,在使用研磨织物执行CMP的情况下,通过有限元法计算由阶梯差形状给予研磨织物的压力修正所造成的压力分布,并且将该分布转换为研磨速率,以便于预测在单位时间之后的加工形状。在日本专利No.3743120中,公开了一种用于基于面积比预测研磨之后将会残留的膜量的技术。日本未审查专利申请公报No.2007-103634涉及一种用于在研磨后的计算时,通过改变面积比来考虑研磨之前的膜形成状态的技术;特别地,已经提出了一种考虑由O-TEOS和HDP形成的膜的图案宽度的转换量的技术。此外,根据转换后的图案的面积比来计算研磨压力,并将其转换为研磨速率,以便于计算研磨量。日本未审查专利申请公报No.2008-4683中,公开了一种其中通过使用由校准法产生的模型来计算电镀之后的膜厚,以便于获得研磨之后的膜厚的技术。此外,在日本未审查专利申请公报No.10-144635中,公开了一种其中在测试元件组(TEG)中预先确定阶梯差密度与膜厚阶梯差之间的关系,并且计算在实际布局中的面积密度,并在其中超过预定阶梯差阈值的部分中产生虚拟部分的技术。
发明内容
然而,在上述模拟技术中,因为执行了电镀后的膜厚的计算以及芯片的整个表面的研磨量的计算,所以产生处理时间较长的问题,并且需要较长时间来利用根据TEG数据的技术获得实验数据。即,在迄今为止已经提出的技术中,在执行计算之前形成膜并且产生研磨模型。为了产生这个模型,有必要预先获得TEG数据并且将其输入到成膜和研磨模型,以便于确定参数。随后,在考虑获得实验数据、校准时间等时,除了计算实际研磨后的膜厚的时间之外,还需要许多处理。此外,如果花费时间计算研磨之后的膜厚,那么将该计算结合到设计环境中是不实际的。因此,如日本未审查专利申请公报No.10-144635所述,难以使用用于优化虚拟部分的计算。由于这个原因,如美国专利No.2004/0139419所述,在实现与设计环境协调(诸如虚拟优化和布局修正)的情况下,基于模型的膜厚计算的使用是处理的负担。在现有技术的所有示例中,通过使用在布置和配线处理之后输出的掩模数据来执行膜厚计算,并且进行阶梯差的确定。由于这个原因,如果在此时发现阶梯差的误差,那么通过有必要通过返回到布局设计的开始来进行修正,并且对于设计处理时间施加较大的影响。期望提供一种在图案上的被平坦化膜将要被平坦化时快速和精确地预测其中将会发生预定量以上的阶梯差的部分,并且在短时间内执行布局修正的技术。根据本发明的实施例,提供了一种用于制作半导体器件的方法,包括以下步骤:将要制作的电路的物理布局数据读取到计算单元中,并且执行计算,以将物理布局数据中的图案宽度调整预定的量;将调整了图案宽度之后的、从计算单元输出的物理布局读取到分析单元中,并且对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及将从分析单元输出的、被预测将会残留作为阶梯差的图案的数据读取到修正单元中,并且对其中不会残留预定量以上的阶梯差的布局或制作条件进行修正。根据本发明的另一个实施例,提供了一种用于制作半导体器件的设备,包括:计算单元,其构造为读取要制作的电路的物理布局数据并且执行计算,以将物理布局数据中的图案宽度调整预定的量;分析单元,其构造为读取调整了图案宽度之后的、从计算单元输出的物理布局,并且对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及修正单元,其构造为读取从分析单元输出的、被预测将会残留作为阶梯差的图案的数据,并且对其中不会残留预定量以上的阶梯差的布局进行修正。根据本发明的另一个实施例,提供了一种用于制作半导体器件的程序,该程序使得计算机执行包括以下步骤的处理:执行计算,以将要制作的电路的物理布局数据中的图案宽度调整预定的量;对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及基于预测将会残留作为阶梯差的图案的数据,对于其中不会残留预定量以上的阶梯差的布局或制作条件进行修正。根据本发明的另一个实施例,提供了一种用于生成掩模数据的程序,程序使得计算机执行包括以下步骤的处理:执行计算,以将要制作的电路的物理布局数据中的图案宽度调整预定的量;对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围附近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,来对被预测在图案上的被平坦化膜上执行平坦化处理的情况下将会残留作为预定量以上的阶梯差的图案进行分析;以及基于预测将会残留作为阶梯差的图案的数据,对于其中不会残留预定量以上的阶梯差的布局进行修正,并且根据经修正的布局产生掩模数据。在本发明的这些实施例中,通过仅将物理布局数据中的图案宽度调整预定的量,预测了对在图案上的被平坦化膜上进行研磨之前的状态。根据研磨之前被平坦化膜的这个预测状态,使用定量计算预测研磨之后的阶梯差的状态。因此,可以短时间内提取出其中发生阶梯差的部分。更具体地,(1)对于将要形成的每种类型的膜,转换(调整尺寸)布局图案的线宽,以产生研磨之前所形成的膜的状态。(2)对于线宽转换之后的布局执行形状检查,并提取出临界阶梯差部分。假设对于每种膜类型和阶梯差确定调整尺寸的规则和形状检查的规则。根据本发明的实施例,可以在与用于形状检查(例如,设计规则检查)的处理时间段相等的处理时间段中提取出临界阶梯差部分。因此,所提取的结果可以反馈回处理的优化,并且同样因为没有给处理添加负担,所以所提取的结果可以被载入设计环境中并且用于布局优化。根据本发明的实施例,可以快速、准确地预测其中在对图案上的被平坦化膜进行平坦化时将会产生预定尺寸以上的阶梯差的部分,并且可以短时间内执行布局修正。此外,通过根据所预测的结果形成防止阶梯差失败的制作过程条件,可以防止在制作时阶梯差失败。
附图说明
图1示出了根据本实施例的用于制作半导体器件的设备所应用到的系统的构造的示例;图2是示出了根据本发明的第一实施例的掩模数据产生处理的流程图;图3示出了研磨过程、阶梯差产生因素以及用于提取临界阶梯差图案的算法之间的对应关系的示例;图4A和图4B示出了发生CS-CMP的阶梯差的概念;图5示出了在本发明的第一实施例中用于提取临界阶梯差图案的算法;图6示出了在本发明的第二实施例中用于提取临界阶梯差图案的算法;图7示出了在本发明的第三实施例中用于提取临界阶梯差图案的算法;图8示出了在本发明的第四实施例中用于提取临界阶梯差图案的算法;图9是示出了在本实施例中处理阶梯差的状态的示意图;图10示出了在本发明的第五实施例中用于提取临界阶梯差图案的算法;图11A和图11B示出了用于提取在低覆盖率下与相邻网格的覆盖率差较大的部分的算法;图12是示出了其中研磨之后的被平坦化膜在布局的边界处凹陷的状态(尖牙)的示意图;图13示出了用于提取尖牙的算法;图14是示出了用于提取凸起部的算法的第一图;图15是示出了用于提取凸起部的算法的第二图;图16是用于制作半导体器件的方法的流程图;图17示出了其中通过CMP法执行平坦化处理的结果;以及图18是用在CMP法中的研磨装置的概念图。
具体实施方式
下文中将要描述用于执行本发明的模式(下文中称作“实施例”)。将要以以下顺序给出描述。1.应用本实施例的构造(设备的构造的示例、应用到用于产生掩模数据的程序的示例以及应用到用于制作半导体器件的方法的示例)2.具体实施例(第一到第九实施例)3.程序的形式1.其中应用本实施例的构造设备构造图1图示了用于制作根据本实施例的半导体器件的设备所应用到的系统的构造的示例。主要使用计算机PC1来实现用于制作根据本实施例的半导体器件的设备。计算机PC1连接到网络N。计算机PC1从连接到网络N的服务器SV读取各种数据,并且产生将要被制作的半导体器件的电路的物理布局数据。将所产生的物理布局数据发送到附着到半导体器件制作设备的计算机PC2,基于此数据制造曝光掩膜,并且通过使用利用曝光掩模的各种步骤(诸如曝光)来制作半导体器件。对于用于制作根据本实施例的半导体器件的设备,通过由计算机PC1执行的程序处理来形成单元。用于制作半导体器件的设备的主要构件是计算单元11、分析单元12以及修正单元13。计算单元11从服务器SV读取将要制作的电路的物理布局数据,并且执行计算,以将物理布局数据的图案宽度调整预定的量。这里,图案宽度的调整量存储在表示其与半导体制作设备的处理流程的参数以及被平坦化膜的膜类型、膜厚度、研磨条件、成膜量和研磨量的参数中的一者的关系的数据库中。计算单元11参照这个数据库,并且将图案宽度调整与参照的调整量相对应的量。分析单元12读取在从对计算单元11输出的图案宽度进行修正之后的物理布局,并且对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围邻近的范围的图案密度、图案宽度以及周边长度中的至少一者来执行定量计算。根据这些计算,对当在图案上的被平坦化膜上执行平坦化处理时被预测残留作为预定量以上的阶梯差的部分(下文中将会称作“临界阶梯差部分”)进行分析。修正单元13读取从分析单元12输出的、在临界阶梯差部分处的图案的数据,执行用于修正布局或制作条件的处理,其中在该布局或制作条件下不会残存预定量以上的阶梯差。修正后的布局或制作条件通过网络存储在数据库中,并且用在附着到半导体器件的制作设备上的计算机中。应用到用于产生掩模数据的程序根据本实施例的用于产生掩模数据的程序是由计算机PC1执行的程序,其中计算机PC1是用与制作半导体器件的上述设备。用于产生掩模数据的程序结合在由计算机PC1执行的程序(例如,布置和配线工具)中。根据本实施例的用于产生掩模数据的程序主要具有以下步骤:(1)其中执行用于将将要制作的电路的物理布局数据中的图案宽度调整预定量的计算的步骤。(2)对于在调整图案宽度后的所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围邻近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算来对当在图案上的被平坦化膜上执行平坦化处理时被预测是临界阶梯差部分进行分析的步骤。(3)其中根据在临界阶梯差部分处的图案数据,作出其中不残留预定量以上的阶梯差的布局的修正,并且根据经修正的布局产生掩模数据的步骤。下文中将要描述使用这些步骤的具体应用示例。用于产生掩模数据的程序被用作用于制作半导体器件的程序的一部分。即,根据本实施例的用于制作半导体器件的程序使得从通过应用根据本实施例的用于产生掩模数据的程序而产生的掩模数据来制作掩模,并且计算机执行通过使用该掩模来制作半导体器件的控制。应用到用于制作半导体器件的方法根据本实施例的用于制作半导体器件的方法是这样一种方法,其中,通过使用计算机PC1(其是用于制作半导体器件的上述设备)来由用于产生掩模数据的程序产生掩模数据,并且通过使用该掩模数据来制作半导体器件。即,本方法是通过应用用于制作半导体器件的设备以及用于产生掩模数据的程序来制作半导体器件的方法。更具体地,方法包括以下步骤:(A)其中将要制作的电路的物理布局数据读取到用于制作半导体器件的设备的计算单元中并且将物理布局数据中的图案宽度调整预定量的步骤。(B)其中将在调整从计算单元输出的图案宽度之后的物理布局读取到用于制作半导体器件的设备的分析单元中,并且对于所关注的物理布局的范围,通过使用所关注的范围以及所关注的范围邻近的范围的图案密度、图案宽度以及周边长度中的至少一者进行定量计算,并且对当在图案上的被平坦化膜上执行平坦化处理时形成临界阶梯差图案的位置进行分析的步骤。(C)其中从分析单元输出的临界阶梯差图案的数据被读取到用于制作半导体设备的修正单元中,并且对其中不残留预定量以上的阶梯差的布局或制作条件进行修正的步骤。这里,由计算单元执行的图案宽度的调整量存储在表示其与半导体制作设备的工艺流程的参数以及被平坦化膜的膜类型、膜厚度、研磨条件、成膜量和研磨量的参数中的一者的关系的数据库中。计算单元参照这个数据库,并且将图案宽度调整与参照的调整量相对应的量。因此,在短时间内从物理布局数据提取出在临界阶梯差部分处的图案,并且通过执行布局修正或者通过修正制作条件来产生掩模数据,并且通过使用这个掩模数据来制作半导体器件。2.具体实施例接下来,将要描述本发明的具体示例。这里,主要给出了在其中将会产生掩模数据的部分中的应用示例的描述。这些示例应用到其中通过使用这里产生的掩模数据而产生光掩模以及通过使用这个光掩模来制作半导体器件的情况。第一实施例图2是示出了根据本发明的第一实施例的掩模数据产生处理的流程图。首先,将将要制造的电路的设计布局数据(物理布局数据)输入到布置和配线工具1中。此外,将设定图案宽度的预设调整量的调整量表以及关于图案覆盖率的提取规则输入到布置和配线工具1中。在这里,覆盖率指的是在物理布局的平面图的面积中,图案的平面图的面积百分比。其次,布置和配线工具1中的计算单元11按照调整量表执行用于对来自输入的设计布局数据的图案宽度进行尺寸调整(修正图案宽度)的处理。调整量表是一种其中按照形成在图案上的膜的类型来设定调整量的表格。计算单元11将图案宽度的尺寸调整了对应于通过参照这个调整量表而获得的调整量的量。其次,布置和配线工具1的分析单元12基于提取规则执行覆盖率等的检验。该检验以此种方式进行:对于调整尺寸之后的图案布局设定所关注的范围,并且使用所关注的范围以及所关注的范围邻近的范围的图案密度(覆盖率)、图案宽度以及周边长度中的至少一者来执行定量计算。根据计算的结果,获得了临界阶梯差部分。之后,将计算结果发送到布置和配线工具1中的修正单元13中,由此执行对于临界阶梯差部分处的图案的修正,例如,对于虚拟图案和布局(布线延长等)的设置的修正。此外,将临界阶梯差部分以及阶梯差的值反馈回制作过程。在根据布局完成了所有的临界阶梯差部分的提取之后,执行RC提取(寄生电阻、寄生电容提取)、延迟计算以及静态时序检验。此外,根据修正的布局来执行用于产生掩模数据的处理,并且输出掩模数据。这里,将其中计算单元、分析单元和修正单元结合在布置和配线工具中的情况描述为示例。然而,是否结合计算单元、分析单元和修正单元并不受到限制,并且这些单元可以被保持在外部。在这种情况下,应当建立从布置和配线工具到计算单元、分析单元、修正单元的访问,并且应当执行处理。如上所述,使用在经受由静态时序检验的时序收敛和布局修正之后生成的掩模数据制作掩模。之后,在通过使用这个掩模的曝光和显影的光刻步骤之后,执行加工处理和随后的晶片处理。在晶片处理中,被平坦化膜形成在所形成的图案上,并且通过CMP法执行平坦化处理。在CMP步骤期间,对于预先提取的临界阶梯差部分处的图案执行适合于覆盖率的误差程度的处理条件的优化。为了优化处理条件,例如执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、浆的类型的改变或者浆的流速的调整等。或者,例如,存在其中有效改变研磨垫的硬度、改变下层垫的硬度、改变研磨垫槽或者改变调节条件的情况。或者,例如,除了CMP处理条件之外,可以进行半导体制作流程的校订,诸如将被研磨膜的厚度的增加和研磨量的增加相结合。通过考虑与平坦化性能之外的性能(诸如制作成本和产量(加工处理时间))的平衡来设置CMP条件和半导体制作流程。此时,通过优化CMP加工条件以将其设置为其中将重点设置在平坦化性能上的情况,可以防止临界阶梯差图案的平坦度劣化。以上述方式,增加了对于CMP步骤的对策,并且制作半导体器件。图3示出了研磨过程、阶梯差产生因素以及用于提取临界阶梯差图案的算法之间的对应的示例。这里,研磨过程的STI-CMP是用于浅沟槽隔离(STI)上的氧化膜的CMP处理。PMD-CMP是栅极布线上的绝缘膜(例如,非掺杂硅玻璃(NSG)以及使用HDP(高密度等离子体)的金属前介质(PMD))的CMP处理。W-CMP是用于为了形成金属镶嵌W(钨)布线,W布线中的体W以及屏障金属和绝缘膜的CMP处理。Cu-CMP是用于为了形成金属镶嵌Cu(铜)布线,Cu布线中的体Cu以及屏障金属和绝缘膜的CMP处理。如图3的示例所示,在本实施例中,根据研磨过程改变用于提取临界阶梯差图案的算法,从而提取出适合于研磨过程的临界阶梯差图案。在算法(1)到(6)的每一栏中,示出了用于每种算法的布局特征。在这里,表示布局的特征并且用在本发明的实施例的描述中的“高”、“低”、“厚”、“窄”、“大”以及其他定量表示是彼此相对而言的,并且根据将要被研磨的材料的材料性质、研磨条件等来改变“高”、“低”等阈值。图4A和图4B示出了在CS-CMP中产生阶梯差的概念。图4A示出了发生在具有高覆盖率的图案中的阶梯差误差。图4B示出了发生在具有低覆盖率的图案中的阶梯差误差。在这两种示例中,图中的虚线表示在由CMP研磨之前的被平坦化膜的状态,并且图中的实线表示在由CMP研磨之后的被平坦化膜的状态。如图4A所示,在具有高覆盖率的图案部分中,在形成膜之后,在具有大线宽的图案与其他图案之间产生阶梯差。该阶梯差被认为影响在研磨之后的阶梯差。在该示例中,阶梯差发生在其中线宽较大的部分中,以及其中尽管线宽较小但是密度较高的部分中(在保形成膜中,阶梯差与其中线宽大的情况相类似)。如图4B所示,在具有低覆盖率的图案中,图案的密度较小,并且相邻图案之间的间隔较宽。因此,即使执行保形成膜,仍然产生阶梯差。在第一实施例中,将要给出用于提取具有高覆盖率和大面积的图案的临界阶梯差的算法的示例,该算法是图3中的算法(1)。下文中将要参照图5描述用于提取的算法。首先,在布局图案上执行成膜量的+30%到+100%的尺寸调整。在本实施例中,图案上的成膜量是500nm,并且尺寸调整量被设置为300nm。其后,计算在进行尺寸调整之后图案中的布局的覆盖率。此时,将布局分割为50μm的网格元,并且对于每个网格元执行计算。之后,提取出其中覆盖率超过80%的部分。在这里,判断其中覆盖率不超过80%的部分不对应于临界阶梯差部分。之后,对于所提取的网格(覆盖率超过80%),对于以所提取的网格作为中心的右、左、上、下三个网格元所形成的区域(7×7=49网格元)的平均覆盖率进行计算。如果该平均覆盖率是75%以下,判断该区域不对应于临界阶梯差部分。此外,如果平均覆盖率是75%以上,那么该区域是临界阶梯差部分。在这里,判断该区域是水平A的临界阶梯差部分。此外,对于从在水平A的临界阶梯差部分处的目标网格(具有80%以上的覆盖率的目标网格)向右、向左、向上、向下十个网格元所形成的区域(21×21=441网格元)的平均覆盖率进行计算。在该平均覆盖率超过75%的情况下,判断该区域是其中临界度(容易产生临界阶梯差图案的程度)高于水平A的部分,并且将该区域设置为水平B的临界阶梯差部分。另一方面,当平均覆盖率是75%以下时,该区域是水平A的临界阶梯差部分。在设置临界阶梯差部分的水平之后,执行对应于该水平的修正。图5示出了用于根据算法(1)来提取临界阶梯差部分并确定水平的算术表达式。在这里,α表示覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以40μm的节距设置20μm正方形虚拟图案的情况下,在按照平均覆盖率超过75%的方式来将该区域提取作为临界阶梯差部分的情况下,以80μm的节距将20μm正方形虚拟图案设置在所提取的区域中。结果,平均覆盖率变为75%以下,并且该区域不对应于临界阶梯差部分。此外,在布局修正中,例如,在金属层的情况下,通过执行再详细配线(re-detailedxa0routing)来减小布线的拥挤度,有可能解决临界阶梯差部分的拥挤度以及有可能将该区域设置到临界阶梯差部分之外。在执行使用虚拟图案的修正的情况下,在将虚拟图案设置为中央的网格附近,使用1mm的网格元再次执行覆盖率检查。因此,可以确定没有探测到水平A和B的临界阶梯差部分。对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行修正。对于处理条件的优化来说,例如,执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、改变浆的类型或者调整浆的流速等。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,在产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。此外,在用在本实施例中的图5的算法中,准备了两个水平A和B的临界度。准备两个水平的第一个优点是可以根据临界度采取不同的对策。例如,对于所有的具有高临界度的等级B的部分,执行诸如如上所述的布局修正和加工条件的改变。对于具有低临界度的等级A的部分,可以根据由技术人员作出的判断来改变修正方法和修正方式。即,确认发生误差,并且判断没有必要进行布局修正或过程控制、仅通过改变加工条件来执行控制、仅执行布局修正以及布局修正和加工条件都可以被执行。此外,可以做出判断,使得预先计算等级A的误差部分的数目,以使得对于其中误差的数目例如在十以下的情况不执行修正。准备两个水平的临界度的第二个优点是可以减小计算的数目。在只有具有高临界度的等级B的误差的情况下,因为提取区域较宽,所以有必要对于将所有的覆盖率超过80%的网格元作为中央的21×21网格元执行计算。此外,由于设置了两个水平A和B,所以仅对于与覆盖率超过80%的网格元中的与水平A相对应的部分进行21×21网格元的计算,由此使得有可能减小计算面积。第二实施例第二实施例涉及使用了成膜形状与在第一实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。图6示出了在第二实施例中用于提取临界阶梯差图案的算法。该算法是用于对于具有高覆盖率和大面积的图案提取临界阶梯差图案的算法,该算法是图3中示出的算法(1)。首先,在布局图案上执行成膜量的-30%到-50%的尺寸调整。其后,计算在进行尺寸调整之后图案中的布局的覆盖率。此时,将布局分割为50μm的网格元,并且对于每个网格元执行计算。之后,提取出其中覆盖率超过80%的部分。在这里,判断其中覆盖率不超过80%的部分不对应于临界阶梯差部分。之后,对于所提取的网格(覆盖率超过80%),对以所提取的网格作为中心的右、左、上、下三个网格元所形成的区域(7×7=49网格元)的平均覆盖率进行计算。如果该平均覆盖率是75%以下,判断该区域不对应于临界阶梯差部分。此外,如果平均覆盖率是75%以上,那么该区域是临界阶梯差部分。在这里,判断该区域是水平A的临界阶梯差部分。此外,对从在水平A的临界阶梯差部分处的目标网格(具有80%以上的覆盖率的目标网格)向右、向左、向上、向下十个网格元所形成的区域(21×21=441网格元)的平均覆盖率进行计算。在该平均覆盖率超过75%的情况下,判断该区域是其中临界度(容易产生临界阶梯差图案的程度)高于水平A的部分,并且将该区域设置为水平B的临界阶梯差部分。另一方面,当平均覆盖率是75%以下时,该区域是水平A的临界阶梯差部分。在设置临界阶梯差部分的水平之后,执行对应于该水平的修正。图6示出了用于根据算法(1)来提取临界阶梯差部分并确定水平的算术表达式。在这里,α表示覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以4μm的节距设置2μm正方形虚拟图案的情况下,在按照平均覆盖率超过75%的方式来将该区域提取作为临界阶梯差部分的情况下,以8μm的节距将2μm正方形虚拟图案设置在所提取的区域中。结果,平均覆盖率变为75%以下,并且该区域不对应于临界阶梯差部分。此外,在布局修正中,例如,在金属层的情况下,通过执行再详细配线来减小布线的拥挤度,有可能解决临界阶梯差部分的拥挤度以及有可能将该区域设置到临界阶梯差部分之外。在执行使用虚拟图案的修正的情况下,在以设置虚拟图案的网格为中央的附近,使用1mm的网格元再次执行覆盖率检查。因此,可以确认没有探测到水平A和B的临界阶梯差部分。对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行修正。对于处理条件的优化,例如,执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、改变浆的类型或者调整浆的流速等。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,在当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。此外,在用在本实施例中的图5的算法中,准备了两个水平A和B的临界度。准备两个水平的第一个优点是可以根据临界度采取不同的对策。例如,对于所有的具有高临界度的等级B的部分,执行诸如如上所述的布局修正和加工条件的改变。对于具有低临界度的等级A的部分,可以根据由技术人员作出的判断来改变修正方法和修正方式。即,确认发生误差,并且判断没有必要进行布局修正或过程控制、仅通过改变加工条件来执行控制、仅执行布局修正以及布局修正和加工条件都可以被执行。此外,可以做出判断,使得预先计算等级A的误差部分的数目,以使得对于其中误差的数目例如在十以下的情况不执行修正。准备两个水平的临界度的第二个优点是可以减小计算的数目。在只有具有高临界度的等级B的误差的情况下,因为提取区域较宽,所以有必要对将所有的覆盖率超过80%的网格元作为中央的21×21网格元执行计算。此外,由于设置了两个水平A和B,所以仅对于与覆盖率超过80%的网格元中的与水平A相对应的部分进行21×21网格元的计算,由此使得有可能减小计算面积。第三实施例第三实施例涉及使用了成膜形状与在第一实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。图7示出了在第三实施例中用于提取临界阶梯差图案的算法。该算法是用于对于具有低覆盖率和大面积的图案提取临界阶梯差图案的算法,该算法是图3中示出的算法(2)。首先,在布局图案上执行成膜量的+30%到+100%的尺寸调整。其后,计算在进行尺寸调整之后图案中的布局的覆盖率。此时,将布局分割为50μm的网格元,并且对于每个网格元执行计算。之后,提取出其中覆盖率小于20%的部分。在这里,判断其中覆盖率是20%以上的部分不对应于临界阶梯差部分。之后,对于网格(覆盖率小于20%),对由右、左、上、下三个网格元所形成的区域(7×7=49网格元)的平均覆盖率进行计算。如果该平均覆盖率是30%以上,判断该区域不对应于临界阶梯差部分。此外,如果平均覆盖率是30%以下,那么该区域是临界阶梯差部分。在这里,判断该区域是水平A的临界阶梯差部分。此外,对于从在水平A的临界阶梯差部分处的目标网格(具有20%以下的覆盖率的目标网格)向右、向左、向上、向下十个网格元所形成的区域(21×21=441网格元)的平均覆盖率进行计算。在该平均覆盖率小于35%的情况下,判断该区域是其中临界度(容易产生临界阶梯差图案的程度)高于水平A的部分,并且将该区域设置为水平B的临界阶梯差部分。另一方面,当平均覆盖率是35%以上时,该区域是水平A的临界阶梯差部分。在设置临界阶梯差部分的水平之后,执行对应于该水平的修正。图7示出了用于根据算法(2)来提取临界阶梯差部分并确定水平的算术表达式。在这里,α表示覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以8μm的节距设置2μm正方形虚拟图案的情况下,平均覆盖率变为30%以下,并且在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将2μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率变为30%以上,并且该区域不对应于临界阶梯差部分。在执行使用虚拟图案的修正的情况下,在以其中设置有虚拟图案的网格为中央的附近,使用1mm的网格元再次执行覆盖率检查。因此,可以确认没有探测到水平A和B的临界阶梯差部分。对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行修正。对于处理条件的优化来说,例如,执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、改变浆的类型或者调整浆的流速等。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。此外,在用在本实施例中的图7的算法中,准备了两个水平A和B的临界度。准备两个水平的第一个优点是可以根据临界度采取不同的对策。例如,对于所有的具有高临界度的等级B的部分,执行诸如如上所述的布局修正和加工条件的改变。对于具有低临界度的等级A的部分,可以根据由技术人员作出的判断来改变修正方法和修正方式。即,确认发生误差,并且判断没有必要进行布局修正或过程控制、仅通过改变加工条件来执行控制、仅执行布局修正以及布局修正和加工条件都可以被执行。此外,可以做出判断,使得预先计算等级A的误差部分的数目,以使得对于其中误差的数目例如在十以下的情况不执行修正。准备两个水平的临界度的第二个优点是可以减小计算的数目。在只有具有高临界度的等级B的误差的情况下,因为提取区域较宽,所以有必要对于将所有的覆盖率超过80%的网格元作为中央的21×21网格元执行计算。此外,由于设置了两个水平A和B,所以仅对于与覆盖率超过80%的网格元中的与水平A相对应的部分进行21×21网格元的计算,由此使得有可能减小计算面积。第四实施例第四实施例涉及使用了成膜形状与在第二实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。图8示出了在第四实施例中用于提取临界阶梯差图案的算法。该算法是用于对于具有低覆盖率和大面积的图案提取临界阶梯差图案的算法,该算法是图3中示出的算法(2)。首先,在布局图案上执行成膜量的-30%到-50%的尺寸调整。其后,计算在进行尺寸调整之后图案中的布局的覆盖率。此时,将布局分割为50μm的网格元,并且对于每个网格元执行计算。之后,提取出其中覆盖率小于20%的部分。在这里,判断其中覆盖率是20%以上的部分不对应于临界阶梯差部分。之后,对于网格(覆盖率小于20%),进行由右、左、上、下三个网格元所形成的区域(7×7=49网格元)的平均覆盖率的计算。如果该平均覆盖率是30%以上,判断该区域不对应于临界阶梯差部分。此外,如果平均覆盖率是30%以下,那么该区域是临界阶梯差部分。在这里,判断该区域是水平A的临界阶梯差部分。此外,对于从在水平A的临界阶梯差部分处的目标网格(具有20%以下的覆盖率的目标网格)向右、向左、向上、向下十个网格元所形成的区域(21×21=441网格元)的平均覆盖率进行计算。在该平均覆盖率小于35%的情况下,判断该区域是其中临界度(容易产生临界阶梯差图案的程度)高于水平A的部分,并且将该区域设置为水平B的临界阶梯差部分。另一方面,当平均覆盖率是35%以上时,该区域是水平A的临界阶梯差部分。在设置临界阶梯差部分的水平之后,执行对应于该水平的修正。图8示出了用于根据算法(2)来提取临界阶梯差部分并确定水平的算术表达式。在这里,α表示覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以8μm的节距设置2μm正方形虚拟图案的情况下,平均覆盖率变为30%以下,并且在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将2μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率变为30%以上,并且该区域不对应于临界阶梯差部分。在执行使用虚拟图案的修正的情况下,在以其中设置有虚拟图案的网格为中央的附近,使用1mm的网格元再次执行覆盖率检查。因此,可以确认没有探测到水平A和B的临界阶梯差部分。对于其中难以通过设置虚拟图案和改变布局来执行修正的部分,通过优化处理条件来执行修正。对于处理条件的优化来说,例如,执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、改变浆的类型或者调整浆的流速等。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。此外,在用在本实施例中的图8的算法中,准备了两个水平A和B的临界度。准备两个水平的第一个优点是可以根据临界度采取不同的对策。例如,对于所有的具有高临界度的等级B的部分,执行诸如如上所述的布局修正和加工条件的改变。对于具有低临界度的等级A的部分,可以根据由技术人员作出的判断来改变修正方法和修正方式。即,确认发生误差,并且判断没有必要进行布局修正或过程控制、仅通过改变加工条件来执行控制、仅执行布局修正以及布局修正和加工条件都可以被执行。此外,可以做出判断,使得预先计算等级A的误差部分的数目,以使得对于其中误差的数目例如在十以下的情况不执行修正。准备两个水平的临界度的第二个优点是可以减小计算的数目。在只有具有高临界度的等级B的误差的情况下,因为提取区域较宽,所以有必要对将所有的覆盖率超过80%的网格元作为中央的21×21网格元执行计算。此外,由于设置了两个水平A和B,所以仅对于与覆盖率超过80%的网格元中的与水平A相对应的部分进行21×21网格元的计算,由此使得有可能减小计算面积。第五实施例第五实施例涉及使用了成膜形状与在第一实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。图9是示出了在本实施例中控制的阶梯差的状态的示意图。图中的虚线表示在研磨之前的被平坦化膜的状态,并且图中的实线表示在研磨之后的被平坦化膜的状态。即,在布局图案密度较低的部分中,因为在研磨之前的成膜量较低,所以发生了其中在研磨过程中对膜进行过度地研磨的状态(凹陷部(Dishing))。下文中将要说明用于探测这种凹陷部的算法。图10示出了在第五示例中用于提取临界阶梯差图案的算法。该算法是用于对于具有较宽宽度布线以及较大面积的图案提取临界阶梯差图案的算法,该算法是图3中示出的算法(3)。首先,在网格元中探测是否存在线宽L以上的图案。如果不存在具有L以上线宽的网格,那么判断目标网格不对应于临界阶梯差部分。另一方面,在L以上的线宽存在的情况下,检查连续的网格元的数目。在三个以上的网格元在垂直和水平方向上连续的情况下,这些网格元被设置为临界阶梯差部分。在存在两个以下的网格元的情况下,这些网格元不是临界阶梯差部分。在本实施例中,L例如设置为300μm。图10示出了用于根据算法(3)来提取临界阶梯差部分并确定水平的算术表达式。在这里,L表示图案的线宽,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。图11A和图11B示出了用于提取其中在低覆盖率下与相邻网格的覆盖率差较大的部分的算法。该算法是用于提取由于图11A中示出的侵蚀部(Erosion)而产生的临界阶梯差部分的算法,并且该算法对应于图3中示出的算法(4)。首先,如图11B所示,检查目标网格的覆盖率。如果覆盖率是5%以下,那么检查对于围绕目标网格的八个相邻网格元的覆盖率的差。当这个差是10%以上时,目标网格是临界阶梯差部分。图11B示出了用于根据算法(4)来提取临界阶梯差部分并确定水平的算术表达式。在这里,ρA表示目标网格的覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。此外,ρAij表示在其中目标网格位于中央的位置(i,j)处的网格元的覆盖率。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以10μm的节距设置2μm正方形虚拟图案的情况下,平均覆盖率是5%以下,并且在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将1μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率变为5%以上,并且该区域不对应于临界阶梯差部分。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。第六实施例第六实施例涉及成膜形状与在第一实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。图12是示出了其中在研磨后被平坦化膜在布局的边缘中凹陷的状态(尖牙(Fang))的示意图。该现象发生在目标网格具有低覆盖率并且目标网格与相邻网格元之间的覆盖率的差较大的情况下。图13图示了用于提取这种状态的算法。该算法对应于图3中示出的算法(5)。即,首先,检查目标网格的覆盖率。如果覆盖率是20%以下,那么检查围绕目标网格的八个相邻网格元的覆盖率的差。当这个差是20%以上时,目标网格是临界阶梯差部分。图13示出了用于根据算法(5)来提取临界阶梯差部分并确定水平的算术表达式。在这里,ρA表示目标网格的覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。此外,ρAij表示在其中目标网格位于中央的位置(i,j)处的网格的覆盖率。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以8μm的节距设置2μm正方形虚拟图案的情况下,在图13的算法中平均覆盖率是5%以下,并且在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将1.5μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率是20%以上,并且该区域不对应于临界阶梯差部分。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。第七实施例第七实施例涉及成膜形状与在第一实施例中所描述成膜形状不同的种类的膜,改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。根据本实施例的算法是用于对其中目标网格的覆盖率约为中等程度、使用具有较窄线宽的图案形成网格、前述条件的网格存在于较大区域中并且网格附近的区域具有低覆盖率的布局进行提取的算法。在这种情况下,容易产生称作凸起部(Hump)的阶梯差。图14示出了用于探测凸起部的算法。该算法对应于图3中示出的算法(6)。首先,检验目标网格的覆盖率是否是40%到60%。在它是40%到60%的情况下,对于沿着竖直方向、水平方向和对角方向的包括目标网格在内的五个网格元的周边区域(见图中由点划线表示的网格元)的平均覆盖率进行计算。之后,在该平均覆盖率是10%以下的情况下,检查目标网格的周边长度。这里,周边长度指的是图案的边的延伸长度。在周边长度是2mm以上并且存在设计规则的最小线宽的三倍以下的线宽的情况下,这部分是临界阶梯差部分。如果即使一个条件不满足,这部分就不是临界阶梯差部分。图14示出了用于根据算法(6)来提取临界阶梯差部分并确定水平的算术表达式。在这里,ρA表示目标网格的覆盖率,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。此外,ρAij表示在其中目标网格位于中央的位置(i,j)处的网格的覆盖率。此外,Peri表示图案的周边长度,L表示图案的线宽,Lmin表示设计规则的最小线宽。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以8μm的节距设置2μm正方形虚拟图案的情况下,在图14的算法中平均覆盖率是5%以下。在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将1μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率是10%以上,并且该区域不对应于临界阶梯差部分。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。第八实施例第八实施例涉及使用了成膜形状与在第一实施例中所描述成膜形状不同的种类的膜、改变了提取算法来提取临界阶梯差部分并且制作了半导体器件的示例。因此,制作的基本流程与第一实施例相同,并且提取算法不同。根据本实施例的算法是用于对其中具有窄线宽的区域是连续的并且具有低覆盖率的网格存在于其附近的布局进行提取的算法。在这种情况下,容易产生被称作凸起部的阶梯差。图15示出了用于探测凸起部的算法。该算法对应于图3中示出的算法(6)。首先,在设计规则的最小线宽的三倍以下的线宽存在于目标网格中并且网格的周边长度是固定值以上(在本实施例中是2mm)的情况下,检查连续的网格元的数目。如图15所示,在连续区域的数目在水平方向上是三个以上的情况下,进一步检查其附近的网格的覆盖率。在附近的覆盖率是20%以下并且两个以上的网格元如图13所示地连续的情况下,这部分是临界阶梯差部分。如果即使一个条件不满足,这部分就不是临界阶梯差部分。图15示出了用于根据算法(6)来提取临界阶梯差部分并确定水平的算术表达式。在这里,i表示网格元在其中目标网格设置为0的水平方向上的位置并且j表示网格元在其中目标网格设置为0的竖直方向上的位置。此外,αa表示周边网格元的覆盖率。此外,L表示图案的线宽,Lmin表示设计规则的最小线宽。由于根据这种提取规则执行临界阶梯差部分的提取,所以在探测到临界阶梯差部分的情况下,通过设置虚拟图案和改变布局来修正了临界阶梯差图案。例如,在虚拟图案的设置中,调整图案的尺寸、节距和形状,以使得对于所提取的临界阶梯差部分克服阶梯差。例如,在从一开始就以8μm的节距设置2μm正方形虚拟图案的情况下,在图15的算法中平均覆盖率是5%以下,并且在将该部分提取作为临界阶梯差部分的情况下,以2μm的节距将1.5μm正方形虚拟图案额外地设置在所提取的区域中。结果,平均覆盖率是20%以上,并且该区域不对应于临界阶梯差部分。如上所述,通过在产生掩模数据之前提取临界阶梯差图案并且通过执行修正,当产生掩模数据时输出其中阶梯差误差得到抑制的数据。因此,可以制作其中阶梯差误差得到抑制的半导体器件。用在上述描述中的尺寸调整的量、网格尺寸以及将要计算覆盖率的区域不限于此,并且应当根据加工条件、计算时间以及提取精度来不同地设置。第九实施例第九实施例涉及其中根据图16中示出的流程制作半导体器件时,根据实验数据确定提取临界阶梯差图案的规则的示例。在本实施例中,为图3的算法(4)创建了用于确定提取规则的布局,并且检查了其中如图12所示在图案边缘附近出现膜的凹陷的条件。通过以50μm为单位改变目标网格的面积密度以及目标网格的面积密度与目标网格邻近的网格元的平均面积密度之间的差,来准备布局。在图17中示出了其中通过CMP法在钨层上使用该掩模执行平坦化处理的结果。在图17中,列表示布局的目标网格的覆盖率(ρA),而行表示相邻网格元与目标网格的覆盖率的差(ρAij-ρA)。实验的结果示出了在图中以○表示的区域是没有问题的区域。因此,提取规则确定为ρA≤5%并且ρAij-ρA≥10%(i为-1到1,j为-1到1)。通过使用该提取规则,检查制品的布局并且探测临界阶梯差部分。随后,对于所探测的临界阶梯差部分进行加工条件优化,以使得消除阶梯差。为了优化处理条件,例如执行诸如减小整个研磨时间的研磨时间调整、诸如减小研磨压力的研磨压力调整、诸如增加研磨板的旋转数的旋转数调整、诸如增加浆添加剂或者改变处方比的浆调整、改变浆的类型或者调整浆的流速等。因此,可以改善器件的产量。在本实施例中,通过使用图3的算法(4)作为提取算法来在图16的流程中提取出临界部分。算法不限于算法(4),并且根据被抑制的阶梯差,图3中示出的所有算法都可以使用,使得有可能生产期望的器件。由于根据上述实施例来制作半导体器件,有问题的阶梯差不会产生在被平坦化膜中,其中被平坦化膜被用来覆盖电路的图案。3.程序的形式为了由计算机的CPU执行上述各种程序,将程序存储在计算机的存储单元中,记录在诸如CD-ROM的记录介质上或者经由网络分发。本申请包括与2009年5月20日递交给日本专利局的日本优先权专利申请JPxa02009-121604中公开的主题相关的主题,并且通过引用将其全部内容结合在这里。本领域的技术人员应该理解可以根据设计需要和其他因素进行各种修改、结合、子结合和替换,只要它们在由权利要求及其等同所限定的范围内。